SUNNYVALE, Calif., Mar 20, 2024 – Advanced Semiconductor Engineering, Inc. (ASE), a member of ASE Technology Holding Co., Ltd. (NYSE: ASX, TAIEX: 3711), today announced that it has extended its advanced interconnect technology under the VIPack platform to meet the accelerating demand for complex chiplet integration for artificial intelligence (AI) applications. This interconnect extension advances roadmap capabilities from a chip-on-wafer interconnect pitch of 40um to 20um through advanced microbump technology. Such new interconnect solutions are crucial for architects seeking to accomplish creativity and scale across 2D, or side-by-side, solutions as well as newer vertically integrated solutions, such as 2.5D and 3D packaging capabilities, under ASE's VIPack platform.
As the chiplet design approach accelerates, ASE's advanced interconnect technology allows designers to consider innovative, high density chiplet integration options where there might normally be chip IO density limitations for true 3D layered IP block considerations. ASE's microbump technology allows for a reduction in pitch from 40um down to 20um using a new metallurgical stack. While advances in microbump have extended the existing capabilities of silicon-to-silicon interconnect, this technology has helped to facilitate other development activities that allow even further pitch reductions.
When considering chiplets or IP block disaggregation of an SoC, there may be a high number of connections to interface with other areas of the design. This drives a higher number of connections that may be space limited due to the small size of the IP block. Fine pitch interconnect capabilities enable a 3D integration capability as well as a higher density for high IO memory considerations.
With the global AI market expected to grow exponentially throughout this decade, ASE is delivering advanced interconnect innovations that meet complex chip design and system architecture requirements to lower overall manufacturing costs and enable faster time to market. The extended chip level interconnect technology opens up more applications for chiplet consideration, targeting not just high-end applications such as AI, but also other key products such as mobile AP, microcontrollers, and more.
"Silicon-to-Silicon interconnect has moved from solder bump to microbump, and as we move into the AI era, there's growing need for further interconnect technology advancements that deliver enhanced reliability and optimized performance across a broad spectrum of nodes – and this is where ASE has stepped up," commented Calvin Lee, Director of Corporate R&D, ASE. "We are breaking through barriers for chiplet integration through our new fine pitch interconnect capabilities and will continue to push limits to meet dynamic chiplet integration requirements."
"Our customers require transformative technologies that enable their product roadmaps, and advanced interconnect technologies such as micro bump, in combination with the VIPack structures, help to address performance, power, and latency challenges," added Mark Gerber, ASE's Senior Director of Engineering & Technical Marketing. "ASE's advanced interconnect technologies present compelling options for customers that seek increasingly finer pitch solutions for overall performance improvement, scalability achievement, and power advantage."
"We are pleased that ASE's VIPack momentum continues through creative interconnect innovations that overcome limitations and align with dynamic application requirements," added Yin Chang, Senior Vice President of Sales & Marketing at ASE. "At ASE, we empower our customers to explore and discover new performance and sustainable efficiencies in every single semiconductor design and system solution."
ASE's VIPack is a scalable platform that is expanding in alignment with industry roadmaps, supported by its Integrated Design Ecosystem (IDE), a collaborative design toolset optimized to systematically boost advanced package architecture.
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2024年3月20日、ASEテクノロジーホールディングス(NYSE: ASX, TAIEX: 3711)のメンバーであるAdvanced Semiconductor Engineering, Inc.(ASE)は、VIPackプラットフォームの下で、人工知能(AI)アプリケーションの複雑なチプレット統合の加速する需要に対応するために、より高度なインターフェース技術を拡張したことを発表しました。このインターフェース拡張により、チップ・オン・ウェーハーのインターフェースピッチが40μmから20μmに進化し、高度なマイクロバンプ技術による解決策となりました。このような新しいインターフェースソリューションは、2D、すなわち並列ソリューションだけでなく、2.5Dや3Dパッケージング能力においても、構築者が創造性とスケールを達成するために重要なものです。
チプレット設計手法が加速する中で、ASEの高度なインターフェース技術により、通常は真の3D層状IPブロックを考慮する場合にチップIO密度の制限がある場所で、画期的で高密度なチプレット統合オプションを検討することができます。ASEのマイクロバンプ技術により、新しい冶金スタックを使用して、ピッチを40μmから20μmに縮小することができます。マイクロバンプの進歩により、シリコンからシリコンのインターフェイスの既存の能力が拡大されましたが、この技術は、今後さらにピッチを縮小することを可能にする他の開発活動の手助けにもなっています。
チプレットまたはSoCのIPブロックを切り離す場合、設計の他の領域とインターフェースする接続数が高くなる場合があります。これは、IPブロックの小さいサイズのためにスペースに制限があるためです。細かいピッチのインターフェイス能力により、3D統合能力と高IOメモリの密度が向上します。
グローバルAI市場が今世紀を通じて急成長することが予想される中、ASEは、総合的な製造コスト削減とより早い市場投入を実現するために複雑なチップ設計とシステムアーキテクチャ要件に対応する高度なインターフェース技術を提供しています。拡張されたチップレベルのインターフェース技術により、高級アプリケーションだけでなく、モバイルAP、マイクロコントローラなどの他の主力製品もターゲットにして、より多くのチプレットを検討するアプリケーションが可能になります。
"シリコンからシリコンのインターフェースは、はんだバンプからマイクロバンプに移行し、AI時代に入るにつれ、広範なノードにわたる信頼性向上と最適化された性能を提供するさらなるインターフェース技術の発展に対する需要が高まっています。それに応えるために、ASEは、100μmくらいのピッチまで拡大している従来型の技術を突破し、動的なチプレット統合の要件を満たすための細かいピッチのインターフェイス能力の開発を継続していきます。"とASEの社員であるCalvin Leeはコメントしています。
"お客様は、製品の主導的なロードマップを実現する革新的な技術が必要です。マイクロバンプなどの高度なインターフェース技術は、VIPack構造と組み合わせて、パフォーマンス、電力、遅延の問題に対応するのに役立ちます。ASEの高度なインターフェース技術は、全体的なパフォーマンスの向上、スケーラビリティの達成、および電力の利点のために、ますます細かいピッチのソリューションを求めるお客様に魅力的なオプションを提供します。"とASEのエンジニアリング&技術マーケティングの上級ディレクターであるMark Gerberは述べています。
"ASEのVIPackは、業界のロードマップと合わせて拡大可能なプラットフォームであり、先進的なパッケージングアーキテクチャを系統的に向上させるために最適化された共同設計ツールセットである統合設計エコシステム(IDE)でサポートされています。"とASEの営業担当シニアバイスプレジデントであるYin Changは述べています。
ASEのVIPackは、業界のロードマップに沿って拡大し、進んだパッケージングアーキテクチャを促進するために最適化された共同設計ツールセットである統合設計エコシステム(IDE)でサポートされています。
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